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    • 专利摘要:
    Die Erfindung schafft ein Verfahren zum Herstellen sublithografischer Strukturen. Hierzu wird ein Substrat (101) bereitgestellt, eine Dielektrikumschicht (102) auf dem Substrat (101) abgeschieden, eine Leitungsschicht (103) auf der Dielektrikumschicht (102) abgeschieden, eine Hartmaskenschicht (104) auf der Leitungsschicht (103) abgeschieden, eine Ätzresistschicht (105) auf der Hartmaskenschicht (104) abgeschieden, die Ätzresistschicht (105) derart lithografisch strukturiert, dass vorgebbare Bereiche (105a) der Hartmaskenschicht (104) freigelegt werden, die Hartmaskenschicht (104) und die Leitungsschicht (103) unterhalb der freigelegten Bereiche (105a) der Ätzresistschicht (105) geätzt werden, die Ätzresistschicht (105) und die Hartmaskenschicht (104) entfernt werden und schließlich ein isotropes Ätzen der Leitungsschicht (103) derart bereitgestellt wird, dass eine sublithografische Leitungsschicht (103a) erhalten wird.
    公开号:DE102004031111A1
    申请号:DE200410031111
    申请日:2004-06-28
    公开日:2006-01-19
    发明作者:Harald Seidl
    申请人:Infineon Technologies AG；
    IPC主号:G03F7-00
    专利说明:
    [0001] Dievorliegende Erfindung betrifft allgemein Lithografieverfahren zurHerstellung elektronischer Bauelemente, wie beispielsweise Feldeffekttransistoren(FET). Insbesondere betrifft die vorliegende Erfindung ein Verfahren,mit welchem vorgebbare Strukturen elektronischer Bauelemente inStrukturgrößen bereitgestelltwerden können,die diejenigen unterschreiten, die mit herkömmlichen Lithografieverfahrenerzeugbar sind.
    [0002] Dievorliegende Erfindung betrifft spezifisch ein Verfahren zum Herstellensublithografischer Strukturen, wobei ein Substrat bereitgestelltwird, eine Dielektrikumschicht auf dem Substrat abgeschieden wird,eine Leitungsschicht auf der Dielektrikumschicht aufgetragen wirdund auf der Dielektrikumschicht eine Hartmaskenschicht aufgebracht wird.
    [0003] Nacheinem Abscheiden einer Ätzresistschichtauf der Hartmaskenschicht erfolgt ein lithografisches Strukturierender Ätzresistschichtderart, dass vorgebbare Bereiche der Hartmaskenschicht freigelegtwerden. Ein anschließendes Ätzen der Hartmaskenschichtund der darunterliegenden Leitungsschicht ermöglicht es, dass durch die freigelegtenBereiche Leitungsstrukturen auf dem Substrat aufgebracht werden.Mittels herkömmlicherLithografieverfahren könnenspezifisch vorgebbare Strukturen eines Entwurfs bzw. eines Layoutseiner Schaltung auf Wafer unter Verwendung unterschiedlicher Bestrahlungsmethodenaufgebracht werden.
    [0004] Hierbeiwird ein vorliegender Entwurf eines elektronischen Bauelements alsein geometrisches Muster auf ein Trägermaterial übertragen,wobei eine Ätzresistschichtbeispielsweise durch eine Belichtung eine Veränderung erfährt, derart, dass diese an denbelichteten Stellen selektiv entfernt (geätzt) werden kann.
    [0005] Insbesonderebei der Auslegung eines Gate-Bereichs von Feldeffekttransistorenist es erforderlich, Strukturen bereitzustellen, die sublithografischeStrukturgrößen aufweisen,d.h. Strukturgrößen, diekleiner sind als beispielsweise eine Lithografie-Maske. Bei Feldeffekttransistorenwird eine Gate-Länge in sublithografischenDimensionen eingestellt, damit die entsprechenden Transistoren ein ausreichendesBetriebsverhalten aufweisen.
    [0006] ZurErreichung derartiger Strukturen mit sublithografischen Strukturgrößen istin dem Stand der Technik das sogenannte Lack-Trimming (bzw. Resist-Trimming)vorgeschlagen worden. Um eine Lackmaske, die eine vorgegebene Strukturaufweist, lateral, d.h. in den Ausdehnungen parallel zur Oberfläche derSchaltungsstruktur zu verkleinern, wird gemäß herkömmlichen Verfahren die lateraleMaskenstruktur durch einen Ätzschrittverkleinert.
    [0007] Die 9, 10, 11 und 12 zeigencharakteristische Strukturen währendeines herkömmlichenProzessablaufs zur Erzielung sublithografischer Dimensionen in einerLeitungsschicht C.
    [0008] Aufeinem Substrat S wird vor dem Lithografieschritt eine Gate-OxidschichtGOX aufgebracht. Zur Erzeugung von Leitungsstrukturen wird auf der Gate-OxidschichtGOX eine Kohlenstoffschicht C als Leitungsschicht aufgebracht, wiein 9 veranschaulicht. Auf der KohlenstoffschichtC wird eine Hartmaske HM abgeschieden, auf welcher wiederum eineLackschicht L aufgebracht ist. In dem in 9 gezeigtenZustand ist die Lackschicht L strukturiert, derart, dass vorgebbareBereiche F freigelegt sind. Die Strukturgrößen der freigelegten BereicheF bzw. der verbliebenen Bereiche L entsprechen lateral der mit demeingesetzten Lithografieverfahren erzeugbaren Breiten. Um sublithografischeStrukturen zu erreichen, ist in dem Stand der Technik vorgeschlagen worden,die Lackschicht L durch ein isotropes Ätzen zu verschlanken, wie in 10 veranschaulicht.Es sei darauf hingewiesen, dass in den 10, 11 und 12 gleicheTeile mit gleichen Bezugszeichen gekennzeichnet sind, deren Beschreibunghierin zur Vermeidung von Überlappungenweggelassen ist.
    [0009] 10 zeigtdie ursprünglicheStrukturgröße L unddie durch ein isotropes Ätzenverkleinerte Strukturgröße L', die sublithografischenDimensionen entspricht. Auf diese Weise ist es beispielsweise möglich, dieGate-Längeeines Feldeffekttransistors auf eine sublithografische Länge zu bringen.In einem anschließenden,in 10 veranschaulichten Ätzschritt kann nunmehr auchdie Hartmaske HM auf eine derartige sublithografische Strukturgröße geätzt werden,d.h. die Hartmaske HM ist nur noch unterhalb der verkleinerten (verschlankten)Lackschicht L' vorhanden.
    [0010] Nachdem die Hartmaske HM betreffenden Ätzschritt muss nach dem herkömmlichenVerfahren ein weiterer Ätzschrittzur Ätzungder Kohlenstoffschicht C (beispielsweise einer Leitungsschicht)erfolgen. 12 zeigt den nach den beiden Ätzschrittenerreichten Zustand der Schichtstruktur mit den freigelegten BereichenF. Die Strukturen der Kohlenstoffschicht C und der Hartmaske HMweisen lateral sublithografische Dimensionen auf.
    [0011] Einwesentlicher Nachteil des unter Bezugnahme auf die 9, 10, 11 und 12 beschriebenenVerfahrens besteht darin, dass nach einer Verschlankung der Lackschicht-Strukturauf sublithografische Dimensionen zwei weitere Ätzschritte erfolgen müssen, d.h.ein Ätzschrittzum Ätzender durch die Lackschicht L' freigelegtenBereiche F der Hartmaske HM, und ein weiterer Ätzschritt zum Ätzen derentsprechenden Bereiche der Kohlenstoffschicht C. Da es sich beider Übertragungder Struktur der Lackschicht L' aufdie Hartmaskenschicht und die Kohlenstoffschicht um sublithografischeStrukturen handelt, besteht der Nachteil, dass bei jedem der beiden Ätzschritteeine Variation der kritischen Dimensionen (CD = Critical Dimension)erfolgt. Eine Kontrolle bzw. Steuerung der kritischen Dimensionenist mit dem herkömmlichenVerfahren nur in unzureichender Weise möglich.
    [0012] EineVerschlankung der Lackschicht bzw. der Ätzresistschicht auf sublithografischeDimensionen, um damit derartige sublithografische Dimensionen aufdarunterliegende Schichten, d.h. die Hartmaskenschicht und die Kohlenstoffschicht,zu übertragen,ist äußerst nachteilig,da mit den beiden nachfolgenden Ätzschrittenkritische Dimensionen des Bauelements nicht eingehalten werden können.
    [0013] Esist daher eine Aufgabe der vorliegenden Erfindung, sublithografischeStrukturen von Leitungsschichten auf Substraten mit einer hohenGenauigkeit herzustellen, ohne eine Variation der kritischen Dimensionenzu verursachen.
    [0014] DieseAufgabe wird erfindungsgemäß durch einin dem Patentanspruch 1 angegebenes Verfahren zum Herstellen sublithografischerStrukturen gelöst.
    [0015] WeitereAusgestaltungen der Erfindung ergeben sich aus den Unteransprüchen.
    [0016] Einwesentlicher Gedanke der Erfindung besteht darin, nach einem Entferneneiner Ätzresistschicht,welche lithografische Strukturen aufweist, darunterliegende Schichten,wie beispielsweise eine Leitungsschicht durch ein isotropes Ätzen insublithografischen Strukturgrößen zu erzeugen.
    [0017] Dasisotrope Ätzender mindestens einen Leitungsschicht erfolgt derart, dass eine Leitungsschichtmit einer sublithografischen lateralen Strukturgröße erhaltenwird. Zu diesem Zweck wird nicht, wie beim Stand der Technik, eineLackschicht bzw. eine Ätzresistschichtzuerst auf eine sublitho grafische Dimension gebracht, woraufhindann die darunterliegenden Schichten, wie beispielsweise die Hartmaskenschichtund die Leitungsschicht geätztwerden, sondern es werden vielmehr nach einem Ätzschritt der Hartmaskenschichtdarunterliegende Bereiche einer Leitungsschicht isotrop geätzt, derart, dasssich die lateralen Dimensionen ihrer Strukturen auf sublithografischeDimensionen verringern.
    [0018] Esist somit ein Vorteil der vorliegenden Erfindung, dass eine verbesserteKontrolle und/oder Steuerung der kritischen Dimensionen erfolgenkann. Weiterhin besteht die Möglichkeit,dass in einem Fall einer nicht ausreichenden Verschlankung der lateralenStrukturen der Leitungsschicht eine Nachbearbeitung erfolgen kann.Ein Belassen der Hartmaskenschicht auf der Leitungsschicht vor einemisotropen Ätzprozessder Leitungsschicht führtzu dem weiteren Vorteil, dass eine Höhendimension der Leitungsschicht-Strukturennicht verändertwird.
    [0019] Somitweist das erfindungsgemäße Verfahrenden Vorteil auf, dass ein Prozessfluss mit reduzierter Komplexität oder gleichzeitigverbesserter Kontrolle der kritischen Dimensionen bereitgestellt werdenkann.
    [0020] Daserfindungsgemäße Verfahrenzum Herstellen sublithografischer Strukturen weist im Wesentlichendie folgenden Schritte auf: a) Bereitstelleneines Substrats; b) Abscheiden einer Dielektrikumschicht auf dem Substrat; c) Abscheiden einer Leitungsschicht auf der Dielektrikumschicht; d) Abscheiden einer Hartmaskenschicht auf der Leitungsschicht; e) Abscheiden einer Ätzresistschichtauf der Hartmaskenschicht; f) lithografisches Strukturieren der Ätzresistschicht derart, dassvorgebbare Bereiche der Hartmaskenschicht freigelegt werden, wobeieine Strukturierung der Ätzresistschichtin lithografische Zwischendimensionen erfolgt; g) Ätzender Hartmaskenschicht und der Leitungsschicht unterhalb der freigelegtenBereiche der Ätzresistschicht; h1) Entfernen der Ätzresistschicht; h2) Entfernen der Hartmaskenschicht; und i) isotropes Ätzender Leitungsschicht derart, dass eine Leitungsschicht mit einersublithografischen lateralen Strukturgröße erhalten wird.
    [0021] Inden Unteransprüchenfinden sich vorteilhafte Weiterbildungen und Verbesserungen desjeweiligen Gegenstandes der vorliegenden Erfindung.
    [0022] Gemäß einerbevorzugten Weiterbildung der vorliegenden Erfindung sind die obigenSchritte h2) und i) in der Reihenfolge vertauscht, derart, dassdas isotrope Ätzender Leitungsschicht derart, dass eine sublithografische Leitungsschichterhalten wird, vor dem Entfernen der Hartmaskenschicht durchgeführt wird.
    [0023] Gemäß einerweiteren bevorzugten Weiterbildung der vorliegenden Erfindung wirddie Dielektrikumschicht aus einem Siliziumdioxid-Material bereitgestellt.Vorzugsweise weist die Dielektrikumschicht eine hohe Dielektrizitätszahl kauf.
    [0024] Gemäß noch einerweiteren bevorzugten Weiterbildung der vorliegenden Erfindung wirddie Leitungsschicht aus hochleitfähigem Kohlenstoff-Materialbereitgestellt. Es ist vorteilhaft, die Hartmaskenschicht aus einemSiliziumnitrid-Material Si3N4 mittels einerchemischen Gasphasenabscheidung (CVD = Chemical Vapor Deposition)zu erzeugen.
    [0025] Gemäß noch einerweiteren bevorzugten Weiterbildung der vorliegenden Erfindung wirddas Ätzender Hartmaskenschicht und der Leitungsschicht unterhalb der freigelegtenBereiche der Ätzresistschichtmittels eines anisotropen Ätzprozesses durchgeführt.
    [0026] Gemäß noch einerweiteren bevorzugten Weiterbildung der vorliegenden Erfindung wirddie Leitungsschicht mittels eines reaktiven Ionenätzprozesses(RIE = Reactive Ion Etching) unter Verwendung von Sauerstoff isotropgeätzt.
    [0027] Gemäß noch einerweiteren bevorzugten Weiterbildung der vorliegenden Erfindung wirdeine Kontrolle kritischer Dimensionen (CD = Critical Dimension)vor dem Schritt i) eines isotropen Ätzens der Leitungsschicht derart,dass eine Leitungsschicht mit einer sublithografischen lateralenStrukturgröße erhaltenwird, durchgeführt,um das Ätzenzu steuern.
    [0028] Aufdiese Weise ermöglichtes das erfindungsgemäße Verfahren,dass sublithografische Strukturen ohne eine Variation einer kritischenDimension hergestellt werden können.
    [0029] Ausführungsbeispieleder Erfindung sind in den Zeichnungen dargestellt und in der nachfolgendenBeschreibung nähererläutert.
    [0030] Inden Zeichnungen zeigen:
    [0031] 1 einSubstrat mit darauf aufgebrachten Dielektrikums- und Leitungsschichten,wobei eine Hartmasken schicht und eine Ätzresistschicht lithografischstrukturiert sind, gemäß einemersten Ausführungsbeispielder vorliegenden Erfindung;
    [0032] 2 diein 1 gezeigte Struktur, wobei die Leitungsschichtgeätztund die Ätzresistschicht entferntsind;
    [0033] 3 diein 2 gezeigte Struktur, wobei die Hartmaskenschichtentfernt ist;
    [0034] 9 einedurch den erfindungsgemäßen Prozesseines Trimmings verschlankte Struktur der 3;
    [0035] 5 eineauf einem Substrat aufgebrachte Struktur mit einer Dielektrikumschicht,einer Leitungsschicht, einer teilweise geätzten Hartmaskenschicht undeiner teilweise geätzten Ätzresistschicht, gemäß einemzweiten Ausführungsbeispielder vorliegenden Erfindung;
    [0036] 6 diein 5 gezeigte Struktur, wobei die Leitungsschichtgeätztund die Ätzresistschicht entferntsind;
    [0037] 7 diein 6 gezeigte Struktur, wobei gemäß dem erfindungsgemäßen Verfahrendie Ätzresistschichtunterhalb der Hartmaskenschicht verschlankt ist, nachdem der Prozesseines Trimmings ausgeführtwurde;
    [0038] 8 diein 7 gezeigte Struktur nach einer Entfernung derHartmaskenschicht auf der verschlankten Leitungsschicht;
    [0039] 9 eineauf einem Substrat aufgebrachte Struktur, bestehend aus einem Gateoxid,einer Kohlenstoff schicht, einer Hartmaske und einer teilweise freigelegtenLackschicht nach dem Stand der Technik;
    [0040] 10 diein 9 gezeigte herkömmliche Struktur, wobei dieLackschicht verschlankt worden ist;
    [0041] 11 diein 10 gezeigte herkömmliche Struktur, wobei dieHartmaskenschicht unterhalb der verschlankten Lackschicht teilweiseweggeätztist; und
    [0042] 12 diein 11 gezeigte herkömmliche Struktur, wobei dieKohlenstoffschicht teilweise weggeätzt ist, so dass das Gateoxidauf herkömmliche Weiseteilweise freigelegt ist, gemäß einemherkömmlichenStrukturierungsverfahren.
    [0043] Inden Figuren bezeichnen gleiche Bezugszeichen gleiche oder funktionsgleicheKomponenten oder Schritte.
    [0044] ImFolgenden wird das erfindungsgemäße Strukturierungsverfahrenzur Erzeugung sublithografischer Leitungsschichten an Hand der 1, 2, 3 und 4 detaillierterbeschrieben werden. Die 1, 2, 3 und 9 zeigenjeweils charakteristische Strukturen, die im Verlauf der erfindungsgemäßen Prozedurerzeugt werden.
    [0045] Wiein 1 gezeigt ist, ist ein Substrat 101 bereitgestellt,auf welchem eine Dielektrikumschicht 102 aufgebracht ist.Die Dielektrikumschicht dient beispielsweise als eine Gate-Oxidschichtfür Feldeffekttransistoren,die mit dem erfindungsgemäßen Verfahrenhergestellt werden. Die Dielektrikumschicht ist vorzugsweise auseinem Siliziumdioxid-Material(SiO2) ausgebildet. Weiterhin sind Dielektrikumschichteneinsetzbar, die Dielektrika einer hohen Dielektrizitätszahl (eineshohen k-Werts) aufweisen. Wesentlich bei der Ausbildung der Dielektrikumschicht 102 istdie Auswahl eines Materials, das bei einem Ätzen beispielsweise in einemSauerstoffplasma nicht geschädigtwird.
    [0046] Wiein 1 veranschaulicht, ist auf der Dielektrikumschichteine Leitungsschicht 103 ausgebildet, die beispielsweisebei der Herstellung eines Feldeffekttransistors das Gate für einenderartigen Transistor bildet. Vorzugsweise, aber nicht ausschließlich, istdiese Leitungsschicht 103 aus einem hochleitfähigen Kohlenstoffausgebildet. Insbesondere bei dem nachfolgend beschriebenen Prozesseines "Trimming", d.h. einem Prozesseiner Verschlankung der lateralen und gegebenenfalls Höhen-Dimensionder in die Leitungsschicht 103 eingebrachten Struktur istes vorteilhaft, Kohlenstoff als ein Material für die Leitungsschicht 103 einzusetzen.Der Vorteil von Kohlenstoff als das Material für die Leitungsschicht 103 liegtinsbesondere darin, dass sich Kohlenstoff gut isotrop mittels einesSauerstoff-RIE-Prozesses ätzenlässt (RIE= Reactive Ion Etching, reaktives Ionenätzen).
    [0047] ZurStrukturierung der Leitungsschicht 103 mittels lithografischerVerfahren ist, wie bei Verfahren nach dem Stand der Technik, eineHartmaskenschicht 104 und eine Ätzresistschicht 105 aufder Leitungsschicht 103 aufgebracht. In 1 istder Zustand gezeigt, in welchem die Ätzresistschicht 105 bereitsbelichtet und teilweise entfernt wurde, derart, dass ein Ätzprozessder Hartmaskenschicht 104, die unterhalb der Ätzresistschicht 105 liegt,durchgeführt werdenkonnte. Auf diese Weise sind in der Hartmaskenschicht 104 freigelegteBereiche 105a gebildet worden.
    [0048] Essei darauf hingewiesen, dass, obwohl regelmäßig ausgebildete freigelegteBereiche in der 1 veranschaulicht sind, beliebigelithografische Strukturen ausgebildet werden können, vorausgesetzt, dass dielithografische Strukturierung dies zulässt.
    [0049] Erfindungsgemäß sind diein 1 gezeigten Strukturen, d.h. die freigelegtenBereichen 105a bzw. die nicht-geätzten Bereiche der Hartmaskenschicht 104 inlithografischen Dimensionen vorhanden. Eine laterale Verkleinerung(Verschlankung, Trimming) der Strukturen erfolgt bei dem erfindungsgemäßen Verfahrennicht wie bei Verfahren nach dem Stand der Technik durch eine Verschlankungder Ätzresistschicht 105,da die nachfolgenden Schritte dann eine Kontrolle der kritischenDimensionen erschweren.
    [0050] 2 zeigteinen Zustand des erfindungsgemäßen Schichtstapels,bei welchem die Leitungsschicht 103 unterhalb der Hartmaskenschicht 104 entferntist, derart, dass auch in der Leitungsschicht 103 freigelegteBereiche gebildet werden. Um die erfindungsgemäße Aufgabe zu lösen, nämlich eine Gate-Länge von Transistoren auf sublithografische Dimensionenzu bringen, d.h. auf Dimensionen, die mit der lithografischen Maskenvorrichtungnicht erreicht werden können,müssendie in 2 mit dem Bezugszeichen 103 gekennzeichnetenBereiche der Leitungsschicht nunmehr lateral verkleinert werden. Hierzustellt das erfindungsgemäße Verfahrenzwei Ausführungsformeneines Strukturierungsprozesses bereit.
    [0051] Inder ersten Ausführungsformwerden zunächstdie Hartmaskenschicht 104 bzw. die auf den Teilen der Leitungsschicht 103 verbliebenenBereiche der Hartmaskenschicht 104 entfernt, derart, dass derin 3 veranschaulichte Zustand erreicht ist. Die aufder Dielektrikumschicht 102 nunmehr strukturierten Bereicheder Leitungsschicht 103 weisen weiter lithografische Dimensionenauf. Die Leitungsschicht 103 wurde selektiv zu der Dielektrikumschicht 102,beispielsweise selektiv zu Siliziumdioxid (SiO2) geätzt.
    [0052] 4 zeigtnunmehr den erfindungswesentlichen Schritt, d.h. eine Verkleinerungder Strukturen der Leitungsschicht 103, insbesondere inder lateralen Richtung, d.h. eine wesentliche Verschlankung derStrukturen der Leitungsschicht 103. Die ursprünglichenStrukturen der Leitungsschicht 103 sind in 4 jeweilsdurch eine gestrichelte Linie gekennzeichnet. Die in 3 gezeigteStruktur wird isotrop, beispielsweise in einem Sauerstoffplasmamittels eines reaktiven Ionenätzprozesses(RIE = Reactive Ion Etching) derart geätzt, dass die in 4 gezeigte verschlankteStruktur 103a der Leitungsschicht, d.h. eine sublithografischeLeitungsschicht 103a entsteht. Es ist insbesondere vorteilhaft,dass die darunterliegende, auf dem Substrat 101 aufgebrachteDielektrikumschicht 102 durch den Sauerstoffätzprozess nichtgeschädigtwird. Somit ist es zweckmäßig, dass diefür dasGateoxid des Feldeffekttransistors eingesetzte Dielektrikumschicht 102 auchnach dem Verschlankungsprozess ("Trimming"-Prozess) erhalten bleibt.
    [0053] Ineinigen Fällenkann es unzweckmäßig sein,dass durch den isotropen Ätzprozessauch eine Höhen-Dimensionder verschlankten Bereiche der Leitungsschicht 103a erfolgt.In den meisten Fällen kannjedoch eine Dicke der Leitungsschicht 103 vor der Strukturierung(1) derart bereitgestellt werden, dass eine derartigeReduzierung der Höhebei dem Verschlankungsprozess der sublithografischen Strukturender Leitungsschicht 103a keine Rolle spielt.
    [0054] Ineinem zweiten Ausführungsbeispieldes erfindungsgemäßen Verfahrenswird dafürgesorgt, dass eine Höhen-Dimensionder Leitungsschicht auch nach einer Strukturierung bei dem isotropen Ätzprozessnicht verändertwird. Zu diesem Zweck wird das erfindungsgemäße Verfahren gemäß einem zweitenAusführungsbeispielunter Bezugnahme auf die 5, 6, 7 und 8 beschriebenwerden.
    [0055] 5 entsprichteinem Prozessschritt des erfindungsgemäßen Verfahrens, der identischzu dem in 1 gezeigten Prozessschritt ist.Um eine Überlappungder Beschreibung zu vermeiden, werden die Prozessschritte, die zurErreichung der in 5 gezeigten Struktur erforderlichsind, nicht weiter beschrieben werden, es wird vielmehr auf dieobige Beschreibung bezüglichdes Ausführungsbeispiels 1 dervorliegenden Erfindung verwiesen.
    [0056] 6 zeigtdie in 5 veranschaulichte Struktur, nachdem die Leitungsschicht 103 unterhalb derHartmaskenschicht 104 weggeätzt ist, um die freigelegtenBereiche 105a zu erzeugen (entsprechend 2 desersten Ausführungsbeispiels).
    [0057] In 7 istdie in 6 veranschaulichte Struktur gezeigt, wobei dieursprünglichenBereiche der Leitungsschicht 103, die durch gestrichelteLinien angezeigt sind, mittels eines isotropen Ätzprozesses verschlankt wordensind. Auf diese Weise werden die sublithografischen Bereiche 103a derLeitungsschicht gebildet, ohne dass eine Höhenänderung der ursprünglichenStrukturen 103 der Leitungsschicht erfolgen kann, da – im Gegensatzzu dem obenstehend unter Bezugnahme auf 3 und 4 erläutertenersten Ausführungsbeispielder vorliegenden Erfindung – dieBereiche der Hartmaskenschicht 104 auf den Bereichen derLeitungsschicht 103 belassen worden sind.
    [0058] Ineinem letzten Prozessschritt werden schließlich die verbliebenen Teileder Hartmaskenschicht 104 geätzt, um die in 8 gezeigteStruktur zu erhalten.
    [0059] Dasunter Bezugnahme auf die obigen beiden Ausführungsbeispiele beschriebeneerfindungsgemäße Verfahrenweist den Vorteil auf, dass eine Variation von kritischen Dimensionender strukturierten Leitungsschicht und anderer Strukturen vermiedenwird. Ein weiterer Vorteil besteht darin, dass der Verschlankungsprozesszumindest in dem Fall einer zu geringen Verschlankung in nachfolgendenProzessschritten korrigiert werden kann.
    [0060] Einederartige Nachbearbeitung ist bei herkömmlichen Verfahren nicht möglich, dadas herkömmlicheVerfahren auf einer Verschlankung der Ätzresistschicht (Lackschicht)beruht. Das erfindungsgemäße Verfahrenvermeidet Ätzschritte,wie einen Ätzschrittzur Entfernung der Hartmaske und einen Ätzschritt zur Entfernung derLeitungsschicht nach einem Verschlankungsprozess ("Trimming"-Prozess), so dassVariationen von kritischen Dimensionen und Fehler bei der Strukturierungvermieden werden können.In dem erfindungsgemäßen Verfahrenist nach einem – gegebenenfallskorrigierbaren – Verschlankungsprozesskein Ätzschritt(erstes Ausführungsbeispiel)bzw. nur noch ein einziger Ätzschrittzur Entfernung der Hartmaske 104 (zweites Ausführungsbeispiel)erforderlich.
    [0061] Essei darauf hingewiesen, dass das erfindungsgemäße Verfahren auf Materialienberuht, die auch bei der herkömmlichenLithografie eingesetzt werden. So ist das Substrat 101 vorzugsweiseals ein Silizium-Wafer ausgelegt, die Dielektrikumschicht 102 istvorzugsweise eine Siliziumdioxid-(SiO2) Schichtund die Hartmaskenschicht 104 besteht vorzugsweise ausSiliziumnitrid (Si3O4).
    [0062] Esist vorteilhaft, die Leitungsschicht, aus welcher die Leitungsstrukturen(leitfähigeStrukturen) der auszulegenden Bauelemente gebildet werden (der Feldeffekttransistoren),aus einem hochleitfähigenKohlenstoffmaterial, welches dotiert oder undotiert sein kann, mittelseiner chemischen Gasphasenabscheidung (CVD = Chemical Vapor Deposition) aufzubringen.
    [0063] Somitstellt das erfindungsgemäße Verfahreneine Strukturierungsmöglichkeitim sublithografischen Bereich bereit, ohne Fehler und/oder Variationenbei kritischem Dimensionen der Strukturierung einzubringen. Daserfindungsgemäße Verfahrenist insbesondere zur Verschlankung, d.h. zum "Trimming" von Strukturen mit einem hohen Aspektverhältnis geeignet.Es ist vorteilhaft, die Ätzprozesse,mit welchen die Ätzresistschicht 105 unddie Hartmaskenschicht 104 sowie Bereiche der Leitungsschicht 103 geätzt werden,vor einem Verschlan kungsprozess mittels eines anisotropen Ätzprozessesdurchzuführen.
    [0064] Bezüglich derin den 9, 10, 11 und 12 gezeigtenherkömmlichenProzessschritte wird auf die Beschreibungseinleitung verwiesen.
    [0065] Obwohldie vorliegende Erfindung vorstehend anhand bevorzugter Ausführungsbeispielebeschrieben wurde, ist sie darauf nicht beschränkt, sondern auf vielfältige Weisemodifizierbar.
    [0066] Auchist die Erfindung nicht auf die genannten Anwendungsmöglichkeitenbeschränkt.
    [0067] Inden Figuren bezeichnen gleiche Bezugszeichen gleiche oder funktionsgleicheKomponenten oder Schritte.
    101 Substrat 102 Dielektrikumschicht 103 Leitungsschicht 103a SublithographischeLeitungsschicht 104 Hartmaskenschicht 105 Ätzresistschicht 105a FreigelegterBereich
    权利要求:
    Claims (9)
    [1] Verfahren zum Herstellen sublithographischer Strukturen,mit den Schritten: a) Bereitstellen eines Substrats (101); b)Abscheiden einer Dielektrikumschicht (102) auf dem Substrat(101); c) Abscheiden einer Leitungsschicht (103)auf der Dielektrikumschicht (102); d) Abscheiden einerHartmaskenschicht (104) auf der Leitungsschicht (103); e)Abscheiden einer Ätzresistschicht(105) auf der Hartmaskenschicht (104); f)lithographisches Strukturieren der Ätzresistschicht (105)derart, dass vorgebbare Bereiche (105a) der Hartmaskenschicht(109) freigelegt werden; g) Ätzen der Hartmaskenschicht(104) und der Leitungsschicht (103) unterhalbder freigelegten Bereiche (105a) der Ätzresistschicht (105); h1)Entfernen der Ätzresistschicht(105); h2) Entfernen der Hartmaskenschicht (104);und i) isotropes Ätzender Leitungsschicht (103) derart, dass eine Leitungsschicht(103a) mit einer sublithographischen lateralen Strukturgröße erhaltenwird.
    [2] Verfahren nach Anspruch 1, dadurch gekennzeichnet, dassdie Schritte h2) und i) in der Reihenfolge vertauscht sind, derart,dass das isotrope Ätzen derLeitungsschicht (103) derart, dass eine Leitungsschicht(103a) mit einer sublithographischen lateralen Strukturgröße erhaltenwird, vor dem Entfernen der Hartmaskenschicht (104) durchgeführt wird.
    [3] Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet,dass die Dielektrikumschicht (102) aus einem Siliziumdioxid-Material (SiO2) bereitgestellt wird.
    [4] Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet,dass die Leitungsschicht (103) aus hochleitfähigem Kohlenstoffbereitgestellt wird.
    [5] Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet,dass die Hartmaskenschicht (104) aus einem Siliziumnitrid-Material (Si3N4) mittels chemischerGasphasenabscheidung (CVD) erzeugt wird.
    [6] Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet,dass das Ätzender Hartmaskenschicht (104) und der Leitungsschicht (103)unterhalb der freigelegten Bereiche (105a) der Ätzresistschicht (105)mittels eines anisotropen Ätzprozessesdurchgeführtwird.
    [7] Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet,dass die Leitungsschicht (103) mittels eines reaktivenIonenätzprozesses(RIE) unter Verwendung von Sauerstoff isotrop geätzt wird.
    [8] Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet,dass eine Kontrolle kritischer Dimensionen (CD) vor dem Schritti) eines isotropen Ätzensder Leitungsschicht (103) derart, dass eine Leitungsschicht(103a) mit einer sublithographischen lateralen Strukturgröße erhaltenwird, durchgeführt wird.
    [9] Feldeffekttransistor mit sublithographischer Gate-Struktur, hergestelltmit einem Verfahren nach einem oder mehreren der Ansprüche 1 bis8.
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    同族专利:
    公开号 | 公开日
    DE102004031111B4|2007-03-01|
    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    法律状态:
    2006-01-19| OP8| Request for examination as to paragraph 44 patent law|
    2006-07-27| 8125| Change of the main classification|Ipc: H01L 21/336AFI20051017BHDE |
    2007-08-30| 8364| No opposition during term of opposition|
    2007-09-27| 8327| Change in the person/name/address of the patent owner|Owner name: QIMONDA AG, 81739 MUENCHEN, DE |
    2015-06-05| R081| Change of applicant/patentee|Owner name: POLARIS INNOVATIONS LTD., IE Free format text: FORMER OWNER: QIMONDA AG, 81739 MUENCHEN, DE Owner name: INFINEON TECHNOLOGIES AG, DE Free format text: FORMER OWNER: QIMONDA AG, 81739 MUENCHEN, DE |
    2015-10-13| R081| Change of applicant/patentee|Owner name: POLARIS INNOVATIONS LTD., IE Free format text: FORMER OWNER: INFINEON TECHNOLOGIES AG, 85579 NEUBIBERG, DE |
    2016-01-01| R119| Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee|
    优先权:
    申请号 | 申请日 | 专利标题
    DE200410031111|DE102004031111B4|2004-06-28|2004-06-28|Verfahren zum Herstellen sublithografischer Gate-Strukturen eines Feldeffekttransistoren|DE200410031111| DE102004031111B4|2004-06-28|2004-06-28|Verfahren zum Herstellen sublithografischer Gate-Strukturen eines Feldeffekttransistoren|
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